remove unused codes in psram driver
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@ -306,154 +306,6 @@ static void psram_disable_qio_mode(psram_spi_num_t spi_num)
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psram_cmd_start(spi_num, PSRAM_CMD_QPI);
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psram_cmd_start(spi_num, PSRAM_CMD_QPI);
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}
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}
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//The following helper functions aren't used in this code right now, but may be useful for other SPI RAM chips.
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#if 0
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static void psram_dma_cmd_write_config(uint32_t dst, uint32_t len, uint32_t dummy_bits)
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{
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uint32_t addr = (PSRAM_QUAD_WRITE << 24) | dst;
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psram_cmd_t ps_cmd;
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switch(s_psram_mode) {
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case PSRAM_CACHE_F80M_S80M:
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ps_cmd.cmdBitLen = 0;
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break;
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case PSRAM_CACHE_F80M_S40M:
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||||||
case PSRAM_CACHE_F40M_S40M:
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default:
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ps_cmd.cmdBitLen = 2;
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break;
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}
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ps_cmd.cmd = 0;
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ps_cmd.addr = &addr;
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ps_cmd.addrBitLen = 32;
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||||||
ps_cmd.txData = NULL;
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ps_cmd.txDataBitLen = len * 8;
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||||||
ps_cmd.rxData = NULL;
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||||||
ps_cmd.rxDataBitLen = 0;
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||||||
ps_cmd.dummyBitLen = dummy_bits;
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||||||
psram_cmd_config(PSRAM_SPI_1, &ps_cmd);
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}
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static void psram_dma_qio_read_config(psram_spi_num_t spi_num, uint32_t src, uint32_t len)
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{
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uint32_t addr = (PSRAM_FAST_READ_QUAD << 24) | src;
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uint32_t dummy_bits = 0;
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||||||
psram_cmd_t ps_cmd;
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||||||
switch(s_psram_mode) {
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case PSRAM_CACHE_F80M_S80M:
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||||||
dummy_bits = 6+extra_dummy;
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||||||
ps_cmd.cmdBitLen = 0;
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break;
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||||||
case PSRAM_CACHE_F80M_S40M:
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||||||
case PSRAM_CACHE_F40M_S40M:
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||||||
default:
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dummy_bits = 6+extra_dummy;
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||||||
ps_cmd.cmdBitLen = 2;
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||||||
break;
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}
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ps_cmd.cmd = 0;
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ps_cmd.addr = &addr;
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ps_cmd.addrBitLen = 4*8;
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||||||
ps_cmd.txDataBitLen = 0;
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||||||
ps_cmd.txData = NULL;
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||||||
ps_cmd.rxDataBitLen = len*8 ;
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||||||
ps_cmd.rxData = NULL;
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||||||
ps_cmd.dummyBitLen = dummy_bits;
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psram_cmd_config(spi_num,&ps_cmd);
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}
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//switch psram burst length(32 bytes or 1024 bytes)
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//datasheet says it should be 1024 bytes by default
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//but they sent us a correction doc and told us it is 32 bytes for these samples
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static void psram_set_burst_length(psram_spi_num_t spi_num)
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{
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psram_cmd_t ps_cmd;
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switch (s_psram_mode) {
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case PSRAM_CACHE_F80M_S80M:
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ps_cmd.cmd = 0xC0;
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ps_cmd.cmdBitLen = 8;
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||||||
break;
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case PSRAM_CACHE_F80M_S40M:
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case PSRAM_CACHE_F40M_S40M:
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default:
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ps_cmd.cmd = 0x0030;
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ps_cmd.cmdBitLen = 10;
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break;
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}
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ps_cmd.addr = 0;
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ps_cmd.addrBitLen = 0;
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||||||
ps_cmd.txData = NULL;
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||||||
ps_cmd.txDataBitLen = 0;
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||||||
ps_cmd.rxData = NULL;
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ps_cmd.rxDataBitLen = 0;
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ps_cmd.dummyBitLen = 0;
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||||||
psram_cmd_config(spi_num, &ps_cmd);
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psram_cmd_start(spi_num, PSRAM_CMD_QPI);
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}
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//send reset command to psram(right now,we only send this command in QPI mode)
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//seems not working
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static void psram_reset_mode(psram_spi_num_t spi_num)
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{
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psram_cmd_t ps_cmd;
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uint32_t cmd_rst = 0x99066;
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ps_cmd.txData = &cmd_rst;
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ps_cmd.txDataBitLen = 20;
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ps_cmd.addr = NULL;
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ps_cmd.addrBitLen = 0;
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ps_cmd.cmd = 0;
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ps_cmd.cmdBitLen = 0;
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||||||
ps_cmd.rxData = NULL;
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||||||
ps_cmd.rxDataBitLen = 0;
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||||||
ps_cmd.dummyBitLen = 0;
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||||||
psram_cmd_config(spi_num, &ps_cmd);
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||||||
psram_cmd_start(spi_num, PSRAM_CMD_QPI);
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}
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static void IRAM_ATTR psram_gpio_config(psram_cache_mode_t mode)
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{
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gpio_matrix_out(6, SPICLK_OUT_IDX, 0, 0);
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gpio_matrix_out(11, SPICS0_OUT_IDX, 0, 0);
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gpio_matrix_out(7, SPIQ_OUT_IDX, 0, 0);
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||||||
gpio_matrix_in(7,SPIQ_IN_IDX, 0);
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gpio_matrix_out(8, SPID_OUT_IDX, 0, 0);
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||||||
gpio_matrix_in(8, SPID_IN_IDX, 0);
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||||||
gpio_matrix_out(10, SPIWP_OUT_IDX, 0, 0);
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||||||
gpio_matrix_in(10, SPIWP_IN_IDX, 0);
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||||||
gpio_matrix_out(9, SPIHD_OUT_IDX, 0, 0);
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||||||
gpio_matrix_in(9, SPIHD_IN_IDX, 0);
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switch(mode){
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case PSRAM_CACHE_F80M_S80M:
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case PSRAM_CACHE_F80M_S40M:
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||||||
SET_PERI_REG_MASK(SPI_USER_REG(0),SPI_USR_DUMMY); // dummy en
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||||||
SET_PERI_REG_BITS(SPI_USER1_REG(0),SPI_USR_DUMMY_CYCLELEN_V,3+extra_dummy,SPI_USR_DUMMY_CYCLELEN_S); //DUMMY
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break;
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||||||
case PSRAM_CACHE_F40M_S40M:
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||||||
default:
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||||||
SET_PERI_REG_MASK(SPI_USER_REG(0),SPI_USR_DUMMY); // dummy en
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||||||
SET_PERI_REG_BITS(SPI_USER1_REG(0),SPI_USR_DUMMY_CYCLELEN_V,3+extra_dummy,SPI_USR_DUMMY_CYCLELEN_S); //DUMMY
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||||||
break;
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}
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//drive ability
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||||||
SET_PERI_REG_BITS( PERIPHS_IO_MUX_SD_CLK_U, FUN_DRV, 3 ,FUN_DRV_S);
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||||||
SET_PERI_REG_BITS( PERIPHS_IO_MUX_SD_DATA0_U,FUN_DRV, 3 ,FUN_DRV_S);
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||||||
SET_PERI_REG_BITS( PERIPHS_IO_MUX_SD_DATA1_U,FUN_DRV, 3 ,FUN_DRV_S);
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||||||
SET_PERI_REG_BITS( PERIPHS_IO_MUX_SD_DATA2_U,FUN_DRV, 3 ,FUN_DRV_S);
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||||||
SET_PERI_REG_BITS( PERIPHS_IO_MUX_SD_DATA3_U,FUN_DRV, 3 ,FUN_DRV_S);
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||||||
SET_PERI_REG_BITS( PERIPHS_IO_MUX_SD_CMD_U, FUN_DRV, 3 ,FUN_DRV_S);
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||||||
//select pin function gpio
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||||||
PIN_FUNC_SELECT(PERIPHS_IO_MUX_SD_DATA0_U,2);
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||||||
PIN_FUNC_SELECT(PERIPHS_IO_MUX_SD_DATA1_U,2);
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|
||||||
PIN_FUNC_SELECT(PERIPHS_IO_MUX_SD_DATA2_U,2);
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||||||
PIN_FUNC_SELECT(PERIPHS_IO_MUX_SD_DATA3_U,2);
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|
||||||
|
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||||||
PIN_FUNC_SELECT(PERIPHS_IO_MUX_SD_CLK_U,2);
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||||||
PIN_FUNC_SELECT(PERIPHS_IO_MUX_SD_CMD_U,2);
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||||||
}
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#endif
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||||||
//read psram id
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//read psram id
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static void psram_read_id(uint32_t* dev_id)
|
static void psram_read_id(uint32_t* dev_id)
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||||||
{
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{
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||||||
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